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Low Skew, 1-to-16 Differential-to- LVDS, Clock Distribution Chip

FEATURES • Sixteen Differential LVDS outputs • CLK, nCLK pair can accept the following differential input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL • Maximum output frequency: 700MHz • Translates any differential input signal (LVPECL, LVHSTL, SSTL, DCM) to LVDS levels without external bias ne

RENESAS

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T1/E1 Interface Modules

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FILTRAN

费尔兰特

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Low Skew, 1-to-16 Differential-to-LVDS, Clock Distribution Chip

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IDT

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更新时间:2025-12-26 8:40:01
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