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High Performance E2CMOS PLD Generic Array Logic

Description The GAL18V10, at 7.5 ns maximum propagation delay time, combines a high performance CMOS process with Electrically Erasable (E2) floating gate technology to provide a very flexible 20-pin PLD. CMOS circuitry allows the GAL18V10 to consume much less power when compared to its bipolar

Lattice

莱迪思

更新时间:2025-12-24 8:02:01
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