EP1S40F1508C6 ： 现场可编程门阵列
Stratix?器件包含基于行和列的二维
实现自定义逻辑的体系结构。一系列的列和行
不同长度和速度的互连提供信号互连
逻辑阵列块（LAB），存储块结构和DSP之间
块。
逻辑阵列由LAB组成，每个LAB中有10个逻辑元件（LE）
LAB。 LE是逻辑的一小部分，可有效实现
用户逻辑功能。 LAB分为不同的行和列
设备。
M512 RAM块是具有512位加号的简单双端口存储块
奇偶校验（576位）。这些模块提供专用的简单双端口或
单端口内存，最高318 MHz，最高18位宽。 M512块是
在某些LAB之间分为整个设备的列。
M4K RAM块是真正的具有4K位的双端口存储块
奇偶校验（4，608位）。这些模块提供专用的真正双端口，简单
双端口或单端口内存，最高达36位宽，最高达291 MHz。
这些块在设备之间被分为几列
某些实验室。
M-RAM块是真正的具有512K位的双端口存储块
奇偶校验（589，824位）。这些模块提供了专用的真正双端口，
简单的双端口或单端口存储器，最大可达144位宽
269 MHz。几个M-RAM块单独或成对放置
在设备的逻辑阵列中。
数字信号处理（DSP）模块最多可实现八个
全精度9×9位乘法器，四个全精度18×18位乘法器
乘法器或一个具有加法或加法运算的全精度36×36位乘法器
减去特征。这些模块还包含18位输入移位寄存器，用于
数字信号处理应用，包括FIR和无限脉冲
响应（IIR）过滤器。 DSP模块分为两列
设备。
每个Stratix器件的I / O引脚由位于
围绕设备外围的LAB行和列的末端。输入输出
引脚支持多种单端和差分I / O标准。
每个IOE包含一个双向I / O缓冲区和六个寄存器，用于
记录输入，输出和输出使能信号。当与
专用时钟，这些寄存器可提供出色的性能和
与DDR SDRAM等外部存储设备的接口支持
FCRAM，ZBT和QDR SRAM器件。
高速串行接口通道支持高达840 Mbps的传输
使用LVDS，LVPECL，3.3V PCML或HyperTransport技术I / O
标准
LAB控制信号
每个LAB包含用于将控制信号驱动到其LE的专用逻辑。
控制信号包括两个时钟，两个时钟使能，两个
异步清除，同步清除，异步预设/加载，
同步负载，加/减控制信号。这给出了
一次最多10个控制信号。虽然同步负载和
清除信号通常在实现计数器时使用，它们可以
也可以与其他功能一起使用。
每个LAB可以使用两个时钟和两个时钟使能信号。每个实验室的
时钟和时钟使能信号链接在一起。例如，
使用labclk1信号的特定LAB也将使用labclkena1。如果
LAB同时使用时钟的上升沿和下降沿，
实验室范围的时钟信号。取消激活时钟使能信号将关闭
LAB范围的时钟。
每个LAB可以使用两个异步清除信号和一个异步信号
加载/预设信号。当
异步负载数据输入被拉高。
利用LAB范围的addnsub控制信号，单个LE可以实现
1位加法器和减法器。这样可以节省LE资源并改善
逻辑功能（如DSP相关器和带符号）的性能
在加法和减法之间交替的乘法器，具体取决于
在数据上。
LAB行时钟[7..0]和LAB本地互连可生成LABwide
控制信号。 MultiTrackTM互连的固有低偏斜
除了数据外，还允许分配时钟和控制信号。图2-4
显示了LAB控制信号生成电路。
