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UR5596_14

DDRTERMINATIONREGULATOR

DESCRIPTION TheUTCUR5596isalinearbusterminationregulatoranddesignedtomeetJEDECSSTL-2(Stub-SeriesTerminatedLogic)specificationsforterminationofDDR-SDRAM.ItalsocanbeusedinSSTL-3orHSTL(High-SpeedTransceiverLogic)scheme.Thedevicecontainsahigh-speedOPAMPtopro

UTCYoushun Technology Co., Ltd

友顺友顺科技股份有限公司

UTC
更新时间:2024-6-15 22:58:00
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