处理器控制器MCIMX502CVK8B 支持标准LCD显示器和电泳显示器(电子纸)。处理器控制器MCIMX502CVK8B 显示子系统由以下模块组成:?电泳显示控制器(EPDC) (i。EPDC是一个功能丰富，低功耗，高性能的直接驱动有源矩阵EPD控制器。它是专门为驱动E-INKTM EPD面板而设计的，支持多种TFT架构处理器控制器MCIMX502CVK8B 。EPDC的目标是为电子纸张应用程序提供一个有效的SoC集成功能，允许在达到更高的性能水平和更低的功耗的同时，比外部解决方案节省大量的材料成本。处理器控制器MCIMX502CVK8B EPDC模块是在优化的硬件/软件分区上下文中定义的，并与ePXP一起工作(请参阅1.1.4节“图形加速器”)。该eLCDIF是一个高性能的LCD控制器接口，支持丰富的模式集，并允许与各种LCD面板的互操作性，包括DOTCK/RGB和智能面板。该模块还支持与ePXP同步操作，允许处理后的帧通过片上SRAM缓冲区从ePXP传递到eLCDIF。eLCDIF可以支持多达32位的接口。
马克斯AHB横梁(133 MHz)——连接系统中的各种AHB总线sub-segments并提供解码成以下奴隶:- IP-Bus 1 (66 MHz)——总线段包含核心和外围设备可访问的胳膊没有DMA功能- IP-Bus 2 (66 MHz)——总线段包含核心和外围设备可访问的胳膊没有DMA功能——APBH DMA桥(133 MHz)——APBH DMA桥是最大的内存方面的大师DMA操作。APBH总线是AMBA APB从总线，提供对i.MX50上的许多高速IP块的外围访问。?IP-Bus 3 (66mhz) -这第三个外围总线段包含ARM core和SDMA可以访问的外围设备，以及具有DMA功能的外围设备。ARM CPU可以通过IP-Bus 1和SPBA访问IP-Bus 3。?服务质量控制器(QoSC) -提供软和动态仲裁/优先级控制。QoSC与关键的显示模块(如eLCDIF和EPDC)一起工作，根据实时指标提供动态优先级控制。
我。MX50使用专用硬件加速器来实现最先进的多媒体性能。硬件加速器的使用提供了高性能和低功耗，同时为其他任务释放了CPU核心。
我。MX50集成了以下硬件加速器:GPU2Dv1-2D图形加速器，OpenVG 1.1， 200 Mpix/s性能
我。MX50包括以下到外部设备的接口
?MX50应用程序处理器是专注于多媒体的产品，提供高性能的处理，优化了最低的功耗。我。MX50处理器是飞思卡尔的节能解决方案产品。MX50针对便携式多媒体应用程序进行了优化，并以飞思卡尔先进的ARM Cortex-A8?核心实现为特色，运行速度高达1ghz。我。MX50提供了一个强大的显示架构，包括2D图形处理单元(GPU)和像素处理管道(ePXP)。此外，我。MX50包括一个完整的集成电泳显示功能。我。MX50以高达266mhz的时钟速率支持DDR2、LPDDR2和LPDDR1 DRAM，从而支持一系列性能和功率权衡。
