供应动态随机存储器MT47H256M8EB-25E:C

DDR2 SDRAM采用双数据速率架构来实现高速运行。双数据速率体系结构本质上是一个4n预取体系结构，其接口设计为在I/O球上每个时钟周期传输两个数据单词。DDR2 SDRAM的一个读或写操作实际上由一个4n位宽的、在内部DRAM核心的两个时钟周期的数据传输和四个相应的n位宽的、在I/O球上的一个半时钟周期的数据传输组成。双向数据频闪(DQS， DQS#)与数据一起从外部传输，用于在接收端捕获数据。DQS是DDR2 SDRAM在读取期间和内存控制器在写入期间传输的一个频闪。DQS与用于读取的数据进行边缘对齐，与用于写入的数据进行中心对齐。x16提供了两个数据频闪，一个用于下字节(LDQS， LDQS#)，另一个用于上字节(UDQS， UDQS#)。DDR2 SDRAM通过差分时钟(CK和CK#)工作;CK走高与CK#走低的交点称为CK的正边。命令(地址和控制信号)在CK的每个正边缘注册。输入数据注册在DQS的两条边，输出数据引用到DQS的两条边以及CK的两条边。对DDR2 SDRAM的读写访问是面向突发事件的;访问从选定的位置开始，并按程序顺序对程序数量的位置进行继续。访问首先注册一个ACTIVATE命令，然后注册一个READ或WRITE命令。与ACTIVATE命令一致注册的地址位用于选择要访问的银行和行。与读或写命令一致注册的地址位用于选择银行和突发访问的起始列位置。DDR2 SDRAM提供4个或8个位置的可编程读或写突发长度。DDR2 SDRAM支持用另一个读中断一个8的突发读或用另一个写中断一个8的突发写。可以启用自动预充功能来提供在突发访问结束时启动的自动定时行预充。与标准DDR SDRAM一样，DDR2 SDRAM的流水线式多银行体系结构支持并发操作，从而通过隐藏行预充和激活时间来提供高有效带宽。提供自刷新模式和省电、断电模式。所有输入都与SSTL_18的JEDEC标准兼容。所有的驱动强度输出都是sstl_18兼容的。