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Dual J-K Flip-Flop with Reset Negative-Edge Trigger

Features • Hysteresis on Clock Inputs for Improved Noise Immunity and Increased Input Rise and Fall Times • Asynchronous Reset • Complementary Outputs • Buffered Inputs • Typical fMAX = 60MHz at VCC = 5V, CL = 15pF, TA = 25oC • Fanout (Over Temperature Range) - Standard Outputs . . . . .

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Dual J-K Flip-Flop with Reset Negative-Edge Trigger

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Dual J-K Flip-Flop with Reset Negative-Edge Trigger

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Dual J-K Flip-Flop with Reset Negative-Edge Trigger

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TI1

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DUAL J-K FLIP FLOP WITH CLEAR

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STMICROELECTRONICS

意法半导体

更新时间:2025-8-9 14:17:01
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